연산증폭기 회로 기초

연산증폭기 회로는 연산증폭기와 되먹임 소자를 함께 사용해 입력에 대해 출력이 어떻게 반응할지를 제어하는 회로입니다. 핵심 아이디어는 간단합니다. 증폭기 자체의 이득이 매우 크기 때문에, 실제 동작을 예측 가능하게 만드는 것은 외부 회로, 특히 되먹임 네트워크입니다.

교실에서 배우는 대부분의 공식은 이상적 연산증폭기 모델에서 나옵니다. 이런 공식은 회로에 음의 되먹임이 있고 출력이 전원 레일 사이에 머물러 연산증폭기가 선형 영역에 있을 때만 신뢰할 수 있습니다.

이상적 연산증폭기 규칙이 적용되는 경우

음의 되먹임이 걸린 선형 동작 상태의 이상적 연산증폭기에서는 두 가지 간단한 규칙을 반복해서 사용합니다.

1. 입력 전류는 0이다.
2. 두 입력 전압은 거의 같아서 $V_+ \approx V_-$ 이다.

두 번째 규칙은 흔히 가상 단락이라고 부릅니다. 이것은 입력 단자가 실제로 연결되어 있다는 뜻이 아닙니다. 되먹임 때문에 출력이 조정되어 두 입력 사이의 전압 차가 매우 작아진다는 뜻입니다.

연산증폭기가 포화되어 있거나 회로에 음의 되먹임이 없다면, $V_+ \approx V_-$ 를 가정하면 안 됩니다.

반전 증폭기 공식

표준 반전 증폭기에서는 입력 신호가 저항 $R_{in}$ 을 거쳐 반전 입력 단자로 들어가고, 비반전 입력 단자는 접지 같은 기준 전위에 연결되며, 되먹임 저항 $R_f$ 가 출력에서 반전 입력 단자로 연결됩니다.

이상적 가정하에서는,

$$V_{out} = -\frac{R_f}{R_{in}} V_{in}$$

마이너스 부호는 출력이 입력에 대해 반전된다는 뜻입니다.

비반전 증폭기 공식

표준 비반전 증폭기에서는 입력 신호가 비반전 입력 단자에 가해지고, 반전 입력 단자는 저항 되먹임 네트워크 안에 놓입니다.

같은 이상적 가정하에서,

$$V_{out} = \left(1 + \frac{R_f}{R_g}\right) V_{in}$$

이 형태는 출력이 입력과 같은 위상을 유지하며, 입력 임피던스가 이상적으로 매우 큽니다.

음의 되먹임이 모든 것을 바꾸는 이유

연산증폭기는 개방루프 이득이 매우 큽니다. 그래서 $V_+$ 와 $V_-$ 사이에 아주 작은 차이만 있어도 출력은 한쪽 레일이나 다른 쪽 레일로 강하게 치우치려 합니다.

음의 되먹임은 이런 거친 동작을 제어해 줍니다. 출력의 일부를 입력 네트워크로 되돌려 보내기 때문에, 회로는 필요한 입력 조건이 만족되는 출력값에서 안정됩니다. 이런 기본 회로에서는 그래서 칩 내부의 원래 이득보다 저항비가 폐루프 이득을 결정하는 경우가 많습니다.

풀이 예제: 반전 회로 하나 계산하기

이상적인 반전 증폭기에서 $R_{in} = 2 \, \mathrm{k\Omega}$ 이고 $R_f = 10 \, \mathrm{k\Omega}$ 라고 합시다. 입력 전압은 $V_{in} = 0.30 \, \mathrm{V}$ 입니다.

반전 증폭기 공식을 사용하면,

$$V_{out} = -\frac{R_f}{R_{in}} V_{in}$$

저항값을 대입하면,

$$V_{out} = -\frac{10 \, \mathrm{k\Omega}}{2 \, \mathrm{k\Omega}}(0.30 \, \mathrm{V})$$ $$V_{out} = -(5)(0.30 \, \mathrm{V}) = -1.5 \, \mathrm{V}$$

따라서 예측되는 출력은 $-1.5 \, \mathrm{V}$ 입니다. 하지만 이 답이 맞으려면 전원 공급이 출력이 그 값까지 변할 수 있도록 허용해야 합니다.

사용 가능한 전원 레일이 $-1.5 \, \mathrm{V}$ 를 지원하지 못하면, 연산증폭기는 포화되고 단순한 이득 공식은 더 이상 실제 출력을 예측하지 못합니다.

연산증폭기에서 흔한 실수

• 음의 되먹임이 없는데도 모든 연산증폭기 회로에서 $V_+ \approx V_-$ 를 사용하는 것
• 출력이 전원 레일을 넘을 수 없다는 점을 잊는 것
• 반전 이득 공식과 비반전 이득 공식을 혼동하는 것
• 반전 증폭기에서 출력 부호를 무시하는 것
• 이상적 규칙을 모든 실제 연산증폭기의 모든 주파수와 출력 수준에서 정확한 설명으로 여기는 것

연산증폭기 회로가 쓰이는 곳

기본적인 연산증폭기 회로는 센서 신호 조정, 오디오 프리앰프, 능동 필터, 전압 팔로어, 측정 시스템 등에 등장합니다. 증폭기 하나와 몇 개의 수동 소자만으로도 이득, 버퍼링, 필터링을 예측 가능하게 구현할 수 있기 때문에 널리 사용됩니다.

이상적 모델은 보통 첫 단계입니다. 대역폭, 슬루율, 입력 바이어스 전류, 오프셋 전압, 잡음, 출력 스윙 한계가 중요해지면 더 자세한 해석이 필요합니다.

비슷한 문제 풀어보기

같은 반전 증폭기에서 되먹임 저항만 $20 \, \mathrm{k\Omega}$ 로 바꿔 보세요. 폐루프 이득의 크기는 두 배가 되므로, 연산증폭기가 여전히 선형 영역에 머물 수 있다면 예측 출력은 $-3.0 \, \mathrm{V}$ 가 됩니다. 비슷한 회로를 처음부터 직접 풀어 보고 싶다면 저항비를 다르게 정한 자신만의 예제를 만들고, 먼저 전원 레일 한계가 그 결과를 허용하는지 확인해 보세요.